湘南工科大学の渡辺重佳名誉教授・学事顧問は複数入力が可能な積層型ＧＡＡ（ゲート・オール・アラウンド）トランジスタを設計した。ＧＡＡトランジスタでＮＡＮＤ回路やＮＯＲ回路を構成すると、従来技術の２割まで占有面積を小さくできる。ウエハー上の積載数や製造数が増え、コスト競争力につながる。半導体の世代数で２―３世代分の微細化に相当する集積効果が見込める。

シート状チャネルをゲート電極ですべて囲む積層型ＧＡＡトランジスタ構造を設計した。積層する際にゲート電極を階段のように露出させて配線する。縦方向に積層したＧＡＡトランジスタは垂直配線で接続する。並列や直列に接続し、ゲートを個々に操作してＮＡＮＤ回路やＮＯＲ回路を構成する。

ＮＡＮＤ回路のパターン面積は、平面型のＧＡＡトランジスタで構成する場合に比べて２割まで小型化する。積層工程は増えるが、１層当たりの工程数やコストは４％程度の増加で済むため、面積が小さくなる方がコスト削減効果は大きい。特許出願した。

２ナノメートル（ナノは１０億分の１）世代に適用すると０・７ナノメートルや１ナノメートルのサブナノ世代に相当する小型化が可能。高速低消費電力ロジックＬＳＩ（大規模集積回路）を２―３世代分前倒しできると見込む。

従来研究はゲート入力が１種類に限られ、複数の入力が必要なＣＭＯＳ型ＮＡＮＤ回路やＣＭＯＳ型ＮＯＲ回路を構成できなかった。

２ナノメートル世代のＧＡＡトランジスタはラピダスが米ＩＢＭから導入している。先端半導体の選択肢として提案していく。